verilogのソースを引き継いで作業中。早速問題が発覚したんだけれど、テストを行うためのtest benchが全然無いのでどうしようかなぁと。FPGAを作る際にテストをまったくしないで論理合成して、実機でdebugしちゃう人が多いような気がする。まぁめんどくさい…